FPGA排序-冒泡排序(Verilog版)介绍
2023-12-31在之前的推文中介绍了冒泡排序的实现，但是分享的代码使用的是SpinalHDL，最近有好多小伙伴后台私信问有没有Verilog版的代码。今天就给大家贴出来，具体原理参考FPGA排序--冒泡排序这篇之前的文章。 仍然以8个8bit的数为例来介绍冒泡排序，因此数据的输入和输出位宽均为64bit(8*8bit)，使用valid信号来标识数据有效，整个实现采用流水线的方式。 `timescale 1ns / 1psmodule bubble( input clk , input rst , inpu